我们知道，为了保证设计与物理芯片的一致性，在设计流程中要确定每一步的输入和结果是不会出现误差的，也就是保证逻辑一致性。对于RTL 到Gate 我们可以采用逻辑等效性测试工具进行检测，在本文中我们只讲述在仿真和综合的不匹配性产生的原因。当然为了能实际的理解这一个概念，我们将用一个实例来详细地说明。希望大家看完之后能有所收获，当然如果有不妥或者不对之处，请多加指正。