|
Writing Testbenches, Functional Verification of HDL Models |
Janick Bergeron |
| |
本书主要以HDL（verilog/vhdl）为例，详细讲述了在IC DESIGN FLOW中 Verification 以及Test的设计思想、方法和技巧，涵概了测试的各个方面，是目前进行IC设计的同仁们最为推荐的一本宝典！！
作者的个人网页有详细的介绍：
http://www.janick.bergeron.com/wtb/toc.html
下载地址：http://file.21ic.com.cn/RFDesign/05.30.04%20Writing%20Testbench%20by%20Mediatek/Writing%20Testbench%20-Functional%20Verification%20of%20HDL%20Models.pdf |
|
|
Priciples of Verifiable RTL Design, 2nd Ed |
Lionel Bening & Harry Foster |
| |
比较早的介绍有关RTL Validation设计的宝典书籍，是原来HP的一位大牛撰写的！！ 你可以到作者的网站看看，有相关的本书的设计范例以及script下载！如果想使RTL设计非常的完美，保证你的后端设计一次成功的，这本书是不可缺少的。
http://home.comcast.net/~bening/povrd.htm
|
|
|
A Practical Guide for Designing, Synthesizing, and Simulating ASICs and FPGAs using VHDL or Verilog （HDL Chip Design) |
Douglas J. Smith |
| |
最为经典的讲述VHDL以及Verilog 设计的宝典书籍！设计范例涵盖很多设计中经常用的设计模块，堪称IC设计的 “词典”， 书中的很多范例都可以作为你设计应用中的IP进行应用！！
|
|
|
Advanced ASIC Chip Synthesis Using Synopsys Design Compiler and PrimeTime |
Himanshu Bhatnagar CONEXANT, Newport Beach |
| |
迄今为止唯一的一本针对主流IC设计平台工具，synopsys design compiler 以及primetime的设计流程 进行具体指导的宝典！参考本书你可以很快就可以对RTLdesign flow 以及static timing analysis有很深的理解，设计功力
也会增加那么一点点了， 当然还需要你勤加练习！ |
|
|
Reuse Methodology Manual for System-on-a-Chip Designs Third Edition
|
Michael Keating Pierre Bricaud |
| |
进行SOC/IP 设计以及可重用设计的宝典书籍！是synopsys的一位牛牛写的！ 主要以mentor和synopssy的设计工具为流程，讲述了SOC/IP可重用设计，验证设计的基本方法。 |
|
|
|
|
